职位描述
该职位还未进行加V认证,请仔细了解后再进行投递!
1、硕士学历,信息工程相关专业,30%TOP专业成绩,有论文发表或专利等;
2、熟悉终端硬件开发经历;
3、对Cadence,Allegro等自动化EDA工具具有基本了解;
4、有CPLD或FPGA设计经验者优先。
截止日期:2024年11月09日
工作地点
地址:杭州滨江区杭州-滨江区三维大厦C座1101
